ゲート駆動の高速化による発熱とサージのジレンマ


壊れない!壊さない!失敗だらけの電源・インバータ設計

サージ電圧のリスク

図1 ゲート駆動の高速化は,サージ電圧やEMI増大のリスクをはらむ.発熱やノイズとのトレードオフを考慮しながら,最適な速度を選びたい.画像クリックで動画を見る.または記事を読む.[提供・著]坂本 三直
詳細:[VOD]Before After!ハイパフォーマンス基板&回路設計 100の基本【パワエレ・電源・アナログ編】【セッション1】危険!高出力電源&インバータの安心設計 10の心得

インバータ回路の設計において,発熱は重要な課題です.スイッチング損失を減らすためにゲート信号を高速化しようとする試みはよく見られます.スイッチング損失はトランジスタがONからOFF,あるいはその逆に遷移する際に発生するため,その時間を短くすることで損失は減少します.しかし,ゲート駆動を強化しすぎると,回路にとって新たなリスクが発生します.

ゲート信号を急峻にすると,MOSFETやIGBTなどのスイッチング素子に流れる電流の変化率($di/dt$)が大きくなります.このとき,わずかな配線インダクタンスであっても,電圧サージが生じやすくなります.$L$が数nHで,$di/dt$が数十A/nsの場合,数十Vもの過電圧が発生します.これは素子の定格電圧を超えてしまい,破壊に至る原因になります.

発熱とサージのバランスをとる設計

実務においては,以下の3点を考慮しながらゲート駆動の最適化を行います.

  1. デッドタイムの確保(上下MOSFETが同時にオンしないようにする)
  2. スイッチング速度と発熱のバランスの調整
  3. ゲート抵抗やドライバ能力の適切な選定

一部では,PWMパターンやMOSFETの特性に基づいた発熱シミュレーションが実施されますが,サージ電圧を考慮していないケースも多く,実際の信頼性を確保するには不十分です.

偏った配慮による失敗例

設計初心者には,発熱を気にするあまりサージへの配慮が欠けることが見られます.反対に,サージを意識しすぎて温度上昇を軽視するケースや,電流検出のセンス・ラインの不具合により制御系が破綻する事例も多くあります.

ゲート駆動速度とロス

ゲート駆動速度とは,MOSFETやIGBTなどのスイッチング素子において,ゲート信号が変化する速度を指します.この速度が速いほど,スイッチング素子は素早くON/OFFを切り替えることができます.結果としてスイッチング・ロスを減らす効果がありますが,同時にサージ電圧の増加やEMIの悪化といった副作用も生じます.

ゲート駆動速度の影響

ゲート駆動速度を上げると,$di/dt$が増加し,配線インダクタンスに起因するサージ電圧も増加します.スイッチング素子の近傍におけるレイアウトや配線設計が不適切な場合,素子が破壊されるリスクが高まります.さらに,高速スイッチングにより,ノイズやリンギングが顕著になり,制御誤動作や誤検出の原因ともなります.

ゲート駆動速度の最適化手法

  1. 適切なゲート抵抗を選定し,スイッチング速度を緩和する
  2. ゲート・ドライバICの駆動能力を必要以上に強化しない
  3. デバイスの定格や使用環境に応じた最適なスルーレートを確保する

これらの手法を駆使することで,過渡的な損傷リスクを低減し,長寿命で信頼性の高い回路設計が可能になります.

〈著:ZEPマガジン〉

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著者紹介

  • 東京工業大学・大学院にてパワーエレクトロニクスの研究を行う.
  • 1990年4月 パイオニア総合研究所にて液晶・有機ELの研究に従事.
  • 1995年1月 大学時代の隣の研究室の博士とパワーエレクトロニクスの開発サポート
  • 2010年10月 マイウェイプラス株式会社を退社後,株式会社デスクトップラボ設立 会社であるマイウェイ技研株式会社を設立.

著書

  1. [VOD]Before After!ハイパフォーマンス基板&回路設計 100の基本【パワエレ・電源・アナログ編】

参考文献

  1. [VOD]Before After!ハイパフォーマンス基板&回路設計 100の基本【パワエレ・電源・アナログ編】/【IoT・無線・通信編】,ZEPエンジニアリング株式会社.
  2. [VOD]Before After!ハイパフォーマンス基板&回路設計 100の基本【パワエレ・電源・アナログ編】,ZEPエンジニアリング株式会社.
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